| Авторы |
Федюнин Роман Николаевич, кандидат технических наук, доцент, кафедра вычислительной техники, Пензенский государственный университет (Россия, г. Пенза, ул. Красная, 40), frn_penza@mail.ru
|
| Аннотация |
Актуальность и цели. Объектом исследования являются аппаратно-программные модели вычислительных устройств на базе ПЛИС. Предмет исследования – методика временного анализа аппаратно-программных модулей вычислительных устройств и их синтез на базе ПЛИС. Цель работы – разра-ботка способа быстрой оценки временных затрат модулей вычислительной системы, реализуемой на базе ПЛИС.
Материалы и методы. Представленная в статье методика объединяет ма-тематический и имитационный способы временной оценки алгоритмов, реализуемых в рамках аппаратно-программных модулей. Имитационный способ дает наглядную картину работы модуля и позволяет собрать библиотеку модулей для последующего комплексного анализа вычислительного устройства. Математический способ удобен тем, что не требует знания специализированного программного обеспечения и позволяет быстро сделать приблизительные расчеты отдельного модуля устройства.
Результаты. Разработаны две компьютерные модели пяти вычислительных устройств. Первая компьютерная модель построена на базе САПР CPNTools и математического аппарата сетей Петри. Вторая компьютерная мо-дель – с использованием языка VHDL и САПР ALTERA. Оба подхода показали адекватность разработанной методики оценки временных затрат.
Выводы. Несмотря на наличие в средствах реализации СБИС систем про-граммных модулей для расчета и визуализации временных затрат, описанная в статье методика на ранних этапах формирования архитектуры позволяет быстро оценить адекватность затрат на разработку вычислительного устройства и внести нужные разработчикам коррективы.
|
|
Ключевые слова
|
временной анализ, вычислительное устройство, вычислительная система, арифметико-логическое устройство, методика анализа, аппаратно-программный модуль, функциональный блок.
|
| Список литературы |
1. Федюнин, Р. Н. Способ реализации аппаратного слоя VLIW архитектуры на базе систолических структур / Р. Н. Федюнин // Известия высших учебных заведе-ний. Поволжский регион. Технические науки. – 2013. – № 2 (26). – С. 15–22.
2. Патент № 2284568 Российская Федерация. Ячейка однородной вычислительной среды / Федюнин Р. Н., Князьков В. С. – Опубл. 27.09.2006, Бюл. № 27.
3. Maltsev, A. Triangular systolic array with reduced latency for QR-decomposition of complex matrices, Circuits and Systems, 2006. ISCAS 2006 / A. Maltsev, V. Pestretsov, R. Maslennikov, A. Khoryaev // Proceedings. 2006 IEEE International Symposium, 2006. – P. 602–608.
4. Hegde, G. Implementation of Systolic Array Architecture for Full Search Block Matching Algorithm on FPGA / Ganapathi Hegde, Prasanna Cyril, P. Raj and
P. R. Vaya // European Journal of Scientific Research. – 2009. – Vol. 33, № 4. – P. 606–616.
5. Федюнин, Р. Н. Конвейерно-модульные умножители в системе остаточных классов / Р. Н. Федюнин, В. С. Князьков // Вопросы радиоэлектроники. – 2007. – Т. 1, № 1. – С. 1–14.
6. Федюнин, Р. Н. Функциональные блоки АЛУ для конвейерно-параллельной обработки информации на базе однородных вычислительных структур / Р. Н. Фе-дюнин // Известия высших учебных заведений. Поволжский регион. Технические науки. – 2007. – № 2. – С. 32–42.
7. Костин, А. Е. Организация и обработка структур данных в вычислительных системах / А. Е. Костин, В. Ф. Шангин. – М. : Высшая школа, 1987. – 245 с.
8. Федюнин, Р. Н. Оценка пространственно-временной сложности и способы повышения скорости двоичных арифметических операций / Р. Н. Федюнин // Научное обозрение. – 2006. – № 3. – С. 100–111.
9. Дворянский, Л. В. Имитационное моделирование и верификация вложенных сетей Петри с использованием CPN Tools / Л. В. Дворянский, И. А. Ломазова // Моделирование и анализ информационных систем. – 2012. – Т. 19, № 5. – С. 115–130.
10. URL: http://www.altera.com/
|
